基于流水线技术构成模型计算机的实验.docx

组成原理课程设计报告题目基卜流水线技术构成模型计算机的实验学生姓名学号专业班级指导老师设计日期指导老师评阅意见：评阅成绩:签名:目录一.课程设计的目的2二.课程设计的内容21、RSlC处理器设计的一般原那么22、本实验中RISC处理器指令系统的定义23、基于RSlC处理器的流水方案设计原理3三、大规模集成电路CPLD器件内部设计6四、课程设计的连线6五、课程设计的步骤7六、性能评价7七、附录（10页T6页）或参考资料8八、课程设计总结(心得)8一、课程设计的目的1、在掌握RSlC处理器构成的模型机实验根底上，进一步将其构成一台具有流水功能的模型机。2,RSIC处理器的五条根本指令为例，并编写相应的微程序，掌握流水概念。二、课程设计的内容1、RSIC处理器设计的一般原那么：A.确定指令系统时，只选用使用频率很高的那些指令，在此根底上增加少量能有效支持操作系统和高级语言实现及其它功能的最有用指令。B.大大减少系统采用的寻址方式种类，一般不超过两种，简化指令格式，使之限制在12种之内，并让全部指令都具有相同的长度。C.所有指令都在一个机器周期内完成。D.扩大通用通用存放器个数，尽可能减少访存操作，所有指令中只有存(STORE)、取(LOAD)指令才可访问，其它指令的操作一律都在存放器间进行。E.为了提高执行速度，大局部指令都采用硬联控制实现，少量采用微程序实现。2,本实验中RlSC处理器指令系统的定义A.选用使用频率比较高的五条根本指令：MOV、ADD>STORE,LOAD、JMPB.寻址方式采用存放器寻址及直接寻址两种方式。C.指令格式采用单字节及双字节两种格式：4 3 21 0B.RS 或 Rd存放器00RO1Rl0R2773、指令锁存及译码水方案 通路图M 廿 JP Jl AX_IALrB指令分析控制里 T7Liy.尸<E, I、意图4 3 2 1 0 3么选中不同存放器:Rd存放器0001DRODRl,LX译码器、LOAD> JMP三条指令为双 A为存或取数的直接地址；在分析结 果锁存 及译码S3木实 饕牛噌 啾作效形方一S分析冰,劣 KZIZ 二码产4S执行S。也丽M期结氟丁域暹尹J、冶将指令解I时间工体翅宿号，而滔令的机行。LDDR是J DRl三的LD血2 |*1S受取指、译码、操作数形成AI.OAD蹊存指Ro-B刀 Vl HH I ITTJ 丁 力，£我采用了 PC专用：245RI_BR2_BLOADD结果指令执行控制件， 译码、 数，在r,一,就会译码出执行部 5一条指令的分析。以上 执行指4其它周期两个部件都E勺, ldaci PC专用通路是为WR访存指令预取操作数地址而用，暂存器是有来暂存操作数地址，设计两级暂存可以防止连续两条访存指令带来的冲突。如果是一级暂存，在分析第一条访存指令时，在T3时刻将操作数地址存入暂存。在下一周期里执行该访存指令，同时分析第二条访存指令，第一条访存指令的操作数地址要在T4时刻才用到，但是T3时刻已经被分析的第二条访存指令的操作数地址复盖，这样就起了冲突。两级暂存可解决这问题。“指令执行部件"采用实验线路板上的“低8位运算器模块"和"存放器堆模块"两个单元。下面介绍一下流水方案的逻辑实现。将一个机器周期分成四个节拍，分别为T1、T2、T3,T4o首先在Tl时刻的上沿，程序计数器PC将操作码地址打入地址存放器ARPC->AR）;然后在T2时刻的上沿，PC+1并且将指令的操作码打入指令存放器；如果是单字节指令，如MoV、ADD指令，到此已经完成了指令的预取及分析,如果是双字节指令，如STORE、LOAD指令（JMP指令除外），在T3时刻的上沿选中PC专用通路，将操作数地址打入暂存1中保存，JMP指令那么将转移地址直接打入PC中；在T4时刻的上沿，PC+1（JMP指令那么不加1）并且将暂存1的数据打入暂存2中保存；在T4的下沿将控制信号锁存。这时双字节指令的预取及分析也完成。在下一个机器周期的T4时刻完成指令的执行。“指令分析部件"同时预取分析下一条指令。C,本实验的指令系统如下：MOVnnnnn1JMPOOlOTCAnSTOREDaLp!5LUJ"土，Jl地址（三）00010203405060711口AOlOORsA3 0LOAE8000MOV03MOV10ADDI4 0STOR8220JMPb记符说明)80,RO80>R0RO,DRlR0->DRlR0,DR2R0->DR20)R1,DR2,RODR1+DR2->R0ERO,82RO->8200O()H->PC08001本实验除“指令指令执行部件"为实验线路板上的“低8位运算器模块"和“存放器堆模块"两个单元电路构成外，其余全部由一片CPLD（1032E）芯片设计,输入设备、输出设备、RAM及时序仍由实验板提供。在木实验设计中，00H-7FH为存储器地址,80H为输入单元端口地址,82H为输出单元端口地址。三、大规模集成电路CPLD器件内部设计详细设计文件见随机软件四、课程设计的连线拔掉Jl,J3,J4,J6,J9,J13,J14,J15,J18,J20-J22,J24短路块83连Jl(alub中间)9连J3(LDDR1)10连J4(LDDR2)26连J13(LDRO)29连J14(R0_B)34连J6(SWB)32连J9(CE)35连J24(LEDB)33连J18(OUTWR)4连CLR短路片J23插左边J15(AR插左边JlO插右边36-39连KZTl(TSI-TS4)53-60连D7-D0(EXJ3左边为高位)45-52连EXAl(A7-AO左边为高位)3-8连SJ2(S3-CN)11-18连(B7-B0)MBUS连BUS4REGBUS连BUS6ALUBUS连BUSlALUOl连BUS2五、课程设计的步骤1、按实验接线连好实验线路：2、“运行控制"开关置运行状态，“运行方式"开关置连续或单步都可；3、在联机状态下，将实验程序的机器码写入存储器，具体操作先将EXAl拨掉，然后将EXJl与BUSl相连，再装载源程序LSX,最后恢复到先前状态。4、拨动总清开关(0->1),按CPLD区RESETl键，使PC计数器清零，程序首地址为OOH；5、运行，从数据输入开关输入数据，数码管上为输出结果。其运行结果如下：A,执行清零后的效果图为：B、输入0()()00101后数码管上显示出结果的效果图为：C、输入OO(K)1001后数码管显示出结果的效果图为：六、性能评测1、本实验在精简指令处理器的根底上以流水方案实现模型机功能，除第一个机器周期预取指令外，其它每个机器周期都有结果输出，与以前的基于RSIC处理器构成的模型机相比大大提高了执行效率，前面基于RSIC处理器的实验没有指令预取部件和执行部件的概念，在遇到访内指令时它需要两个机器周期才能完成。2本实验流水方案清晰，易于理解。由于该实验是流水的原理性实验，故指令系统也比较简单。七、附录与参考资料I、【DVCC系列】常德：湖南文理学院计算机学院2023北京：清华大学出版社，2006北京：高等教育出版社，1999计算机组成原理及系统结构教学实验系统2、王爱英主编计算机组成与结构(第四版)3、唐朔飞主编计算机组成原理(第二版)4、谭浩强主编计算机组成原理实验指导北京：清华大学出版社，20045、在网上查找相关资料（见附录）八、课程设计总结（心得）总的来说，本次课程设计是很成功的。通过几天的上机操作，初步掌握了RSlC处理器构成的模型机实验，进一步理解了RSlC处理器的五条根本指令，特别是对于流水线技术有了一定的认识，同时也在程序设计中也发现了不少问题：A：相关RSIC处理器的知识不是很了解B：不能够自己独立的编写代码C：不能灵活的运用理论知识来解决实际问题，知识学得比较死板D：对相关的知识理解的不够深刻E：操作时有点粗心，连线太多，很容易连错F：动手操作能力不是很好G：在操作中遇到的问题时不能够自己独立的找出原因并且进行相应的修改。但是在老师和同组成员的共同努力下，最终还是到达了很好的效果。在这次组成原理的课程设计中让我学会了很多东西：1、做事要认真，细心而且还要有耐心由于我们这一组的题目很难做，需要连接的线路很多，一根线连接错误都会导致结果出不来，而且检查起来也比较难。每一步都必须很细心，而且还要有足够的耐心，出现问题时，要认真的查找问题的原因：是否线路没连好，联机是是否按照指导书操作的等。2、要正确的认识自己通过这次课程设计，让我看到了自己在很多方面的缺乏，有很多根本的原理，知识点不理解，也不能自己独立的编写代码，和那些优秀的学生还是有一定的差距的，在以后的学习生活中要正确、客观的对自己定位，不能好高鹫远、也不能过高的的评价自己。只有能筋正确的认识到自己的缺乏，并且不断地改正，一定能够有所提高的。3、要有合作精神通过分组进行本次设计让我们更加相信团队的力量，小组成员分工合作，有的查资料，有的连接线路，有的看实验指导书，遇到问题时，成员们互相帮组共同解决，大大的提高了工作效率。4、做事要有恒心，要不怕失败在这次课程设计中，我们这组的失败次数最多，单单我一个人就连接了十几次线路,还有其他成员也操作了很屡次，由于实验指导书中的线路连接写的不是很清楚，我们只有在老师的指导下对很多能到达最终效果的可能进行尝试，虽然失败很屡次，但是每取得一点进步都能给我们带来很大的动力以上便是在这次课程设计中的感受，我相信这将对我以后的学习、生活都有很大的影响。希望能够通过自己的不断努力把这门课程学的更好、更透彻，而且在其他的课程中也应该这样。附录：流水CPU1 .流水线的工作原理传统的计算机系统是基于冯诺伊曼的体系结构，采用的是串行处理。这种计算机的主要特点是：计算机的各个操作（如读/写存储器，算术或逻辑运算，I/O操作）只能串行顺序地执行，即任一时刻只能进行一个操作。如一条指令的指令构成包括取指令、分析指令和执行指令。如按四个周期完成一条指令，其执行过程如下：取指令I,指令译码I.取指令I1运算I.取指令L但是计算机的串行执行速度慢，不能充分发挥CPU的性能，我们考虑到计算机在指令周期目的不同阶段，其功能是由不同的组成器件完成的，这样我们可以设计使它们并行执行，以通过计算机的执行速度。从广义上讲，并行性有着两种含义：一是同时性，指两个以上事件在同一时刻发生:二是并发性，指两个以上事件在同一时间间隔内发生。计算机的并行处理技术可贯穿于信息加工的各个步骤和阶段，概括起来，主要有三种形式：时间并行、空间并行和时间并行+空间并行。(1)时间并行时间并行是指时间重叠，在并行性概念中引入时间因素，让多个处理过程在时间上相互错开，轮流重叠地使用同一套硬件设备的各个局部，以加快硬件周围而赢得速度。(2)空间并行空间并行是指资源重复，在并行性概念中引入空间因素