第7章Verilog设计的优化课件.ppt
第7章Verilog设计的优化1主要主要内容内容7.1 7.1 设计的可综合性设计的可综合性7.2 7.2 流水线设计（流水线设计（Pipeline DesignPipeline Design）技术）技术7.3 7.3 资源共享（资源共享（Resource SharingResource Sharing）7.4 7.4 过程过程7.5 7.5 阻塞赋值与非阻塞赋值阻塞赋值与非阻塞赋值7.6 FPGA7.6 FPGA设计中毛刺的消除设计中毛刺的消除第7章Verilog设计的优化2o 用用FPGA/CPLD器件实现的设计中，综合就器件实现的设计中，综合就是将是将Verilog或或VHDL语言描述的行为级或功语言描述的行为级或功能级电路模型转化为能级电路模型转化为RTL级功能块或门级电路级功能块或门级电路网表的过程网表的过程.综合过程综合过程 第7章Verilog设计的优化3n 不使用初始化语句；不使用带有延时的描述；不使用初始化语句；不使用带有延时的描述；不使用循环次数不确定的循环语句，如不使用循环次数不确定的循环语句，如forever，while等。等。n 应尽量采用应尽量采用同步方式同步方式设计电路。除非是关键设计电路。除非是关键路径的设计，一般路径的设计，一般不采用调用门级元件来描述不采用调用门级元件来描述设计的方法，建议采用行为语句来完成设计。设计的方法，建议采用行为语句来完成设计。n 用用always过程块描述组合逻辑，应在敏感信过程块描述组合逻辑，应在敏感信号列表中号列表中列出块中出现的所有输入信号列出块中出现的所有输入信号。第7章Verilog设计的优化4n 所有的内部寄存器都应该能够被复位，在使所有的内部寄存器都应该能够被复位，在使用用FPGA实现设计时，应尽量使用器件的全局实现设计时，应尽量使用器件的全局复位端作为系统总的复位，用器件的全局时钟复位端作为系统总的复位，用器件的全局时钟端作为系统外部时钟输入端。端作为系统外部时钟输入端。n 在在Verilog模块中，模块中，任务任务（task）通常被综）通常被综合成组合逻辑的形式；每个合成组合逻辑的形式；每个函数函数（function）在调用时通常也被综合为一个独立的在调用时通常也被综合为一个独立的组合电路组合电路模块。模块。第7章Verilog设计的优化5o 流水线设计是经常用于提高所设计系统运行速度的流水线设计是经常用于提高所设计系统运行速度的一种有效的方法。为了保障数据的快速传输，必须一种有效的方法。为了保障数据的快速传输，必须使系统运行在尽可能高的频率上，但如果某些复杂使系统运行在尽可能高的频率上，但如果某些复杂逻辑功能的完成需要较长的延时，就会使系统难以逻辑功能的完成需要较长的延时，就会使系统难以运行在高的频率上，在这种情况下，可使用流水线运行在高的频率上，在这种情况下，可使用流水线技术，即在长延时的逻辑功能块中插入触发器，使技术，即在长延时的逻辑功能块中插入触发器，使复杂的逻辑操作分步完成，减小每个部分的延时，复杂的逻辑操作分步完成，减小每个部分的延时，从而使系统的从而使系统的运行频率得以提高运行频率得以提高。流水线设计的代流水线设计的代价是增加了寄存器逻辑，增加了芯片资源的耗用。价是增加了寄存器逻辑，增加了芯片资源的耗用。第7章Verilog设计的优化6o 如某个复杂逻辑功能的实现需较长的延时，可如某个复杂逻辑功能的实现需较长的延时，可将其分解为几个（如将其分解为几个（如3个）步骤来实现，每一步个）步骤来实现，每一步的延时变小，在各步间加入寄存器，以暂存中的延时变小，在各步间加入寄存器，以暂存中间结果，这样可大大提高整个系统的最高工作间结果，这样可大大提高整个系统的最高工作频率。频率。第7章Verilog设计的优化7module adder8(cout,sum,ina,inb,cin,clk);input7:0 ina,inb;input cin,clk;output7:0 sum;output cout;reg7:0 tempa,tempb,sum;reg cout,tempc;always(posedge clk)begin tempa=ina;tempb=inb;tempc=cin;end/输入数据锁存输入数据锁存always(posedge clk)begin cout,sum=tempa+tempb+tempc;endendmodule第7章Verilog设计的优化8module adder_pipe2(cout,sum,ina,inb,cin,clk);input7:0 ina,inb;input cin,clk;output reg7:0 sum;output reg cout;reg3:0 tempa,tempb,firsts;reg firstc;always(posedge clk)begin firstc,firsts=ina3:0+inb3:0+cin;tempa=ina7:4;tempb=inb7:4;endalways(posedge clk)begin cout,sum7:4=tempa+tempb+firstc;sum3:0=firsts;endendmodule将将8位数每四位分位数每四位分2次相加，形成两级流水线运算过程。次相加，形成两级流水线运算过程。第7章Verilog设计的优化9module pipeline(cout,sum,ina,inb,cin,clk);output7:0 sum;output cout;input7:0 ina,inb;input cin,clk;reg7:0 tempa,tempb,sum;reg tempci,firstco,secondco,thirdco,cout;reg1:0 firsts,thirda,thirdb;reg3:0 seconda,secondb,seconds;reg5:0 firsta,firstb,thirds;always(posedge clk)begin tempa=ina;tempb=inb;tempci=cin;end /输入数据缓存输入数据缓存always(posedge clk)begin firstco,firsts=tempa1:0+tempb1:0+tempci;/第一级加（低第一级加（低2位）位）firsta=tempa7:2;firstb=tempb7:2;/未参加计算的数据缓存未参加计算的数据缓存endalways(posedge clk)begin secondco,seconds=firsta1:0+firstb1:0+firstco,firsts;seconda=firsta5:2;secondb=firstb5:2;/数据缓存数据缓存endalways(posedge clk)begin thirdco,thirds=seconda1:0+secondb1:0+secondco,seconds;thirda=seconda3:2;thirdb=secondb3:2;/数据缓存数据缓存endalways(posedge clk)begin cout,sum=thirda1:0+thirdb1:0+thirdco,thirds;/第四级加（高两位相加）第四级加（高两位相加）end endmodule将将8位数每两位分位数每两位分4次相加，形成四级流水线运算过程。次相加，形成四级流水线运算过程。第7章Verilog设计的优化10第7章Verilog设计的优化11 module resource1(sum,a,b,c,d,sel);parameter SIZE=4;input sel;inputSIZE-1:0 a,b,c,d;output regSIZE:0 sum;always(*)/使用通配符使用通配符begin if(sel)sum=a+b;else sum=c+d;end endmodule资源共享可用来减少系统所耗用的器件资源，尤其是将一些资源共享可用来减少系统所耗用的器件资源，尤其是将一些耗用资源较多的模块进行共享，能有效降低整个系统耗用的耗用资源较多的模块进行共享，能有效降低整个系统耗用的资源。资源。第7章Verilog设计的优化12module resource2(sum,a,b,c,d,sel);parameter SIZE=4;input sel;inputSIZE-1:0 a,b,c,d;output regSIZE:0 sum;regSIZE-1:0 atemp,btemp;always(*)/使用通配符使用通配符begin if(sel)begin atemp=a;btemp=b;endelse begin atemp=c;btemp=d;endsum=atemp+btemp;endendmodule 第7章Verilog设计的优化13 器件资源的消耗对比器件资源的消耗对比第7章Verilog设计的优化14方式一需要方式一需要2个加法器，而方式二通过增加一个个加法器，而方式二通过增加一个MUX，共享，共享一个加法器，由于加法器耗用的资源比一个加法器，由于加法器耗用的资源比MUX更多，因此方式更多，因此方式二更节省资源。所以在电路设计中，二更节省资源。所以在电路设计中，应尽可能使硬件代价高的应尽可能使硬件代价高的功能模块资源共享，从而降低整个系统的成本。计算位数越多，功能模块资源共享，从而降低整个系统的成本。计算位数越多，耗用的资源差别越大。耗用的资源差别越大。结结 论论第7章Verilog设计的优化15o在在Verilog语言中，过程语句包括语言中，过程语句包括always和和initial。always过程反复执行其中的块语句，而过程反复执行其中的块语句，而initial过程中的语过程中的语句块只执行一次。句块只执行一次。always过程可综合，过程可综合，initial语句只能用语句只能用于仿真。于仿真。oalways过程语句与过程语句与VHDL语言的进程语句语言的进程语句Process非常相非常相像，像，它既可以用来描述时序电路，也可以用来描述组合电路它既可以用来描述时序电路，也可以用来描述组合电路。一个一个Verilog模块中的模块中的不同不同always过程语句是并行运行过程语句是并行运行的。的。oassign赋值语句、实例元件的调用也都是并行运行的，我赋值语句、实例元件的调用也都是并行运行的，我们可以这样理解：这些语句最终都综合或翻译成为具体的电们可以这样理解：这些语句最终都综合或翻译成为具体的电路结构，而这些电路结构是同时在运行或动作的。路结构，而这些电路结构是同时在运行或动作的。第7章Verilog设计的优化16o 将组合逻辑实现的电路和用时序逻辑实现的电将组合逻辑实现的电路和用时序逻辑实现的电路应尽量分配到不同的路应尽量分配到不同的always过程中。过程中。o 一个一个always过程中过程中只允许描述对应于一个时只允许描述对应于一个时钟信号的同步时序逻辑。钟信号的同步时序逻辑。o always过程必须由过程必须由敏感信号的变化来启动敏感信号的变化来启动，因此应精心选择进程敏感表达式中的敏感变量。因此应精心选择进程敏感表达式中的敏感变量。o 多个多个always过程间可通过过程间可通过信号线信号线进行通信和进行通信和协调。协调。第7章Verilog设计的优化17o 在可综合的硬件设计中，使用阻塞和非阻塞赋值在可综合的硬件设计中，使用阻塞和非阻塞赋值语句时，应注意以下原则语句时，应注意以下原则（1）当用）当用“always”块来块来描述组合逻辑描述组合逻辑时，既可以用阻塞时，既可以用阻塞赋值，也可以采用非阻塞赋值，应尽量使用阻塞赋值。赋值，也可以采用非阻塞赋值，应尽量使用阻塞赋值。（2）对时序逻辑描述和建模，使用非阻塞赋值方式对时序逻辑描述和建模，使用非阻塞赋值方式。（3）为）为锁存器（锁存器（Latch）建模，应使用非阻塞赋值）建模，应使用非阻塞赋值。（4）若在同
